安徽師范大學電子系統設計課程大綱本科教學大綱

友情提示：本站提供全國400多所高等院校招收碩士、博士研究生入學考試歷年考研真題、考博真題、答案，部分學校更新至2012年，2013年；均提供收費下載。下載流程：考研真題點擊“考研試卷””下載; 考博真題點擊“考博試卷庫” 下載

理論類課程大綱
課程名稱:電子系統設計
一、課程概況
所屬專業: 自動化開課單位：物理與電子信息學院
課程類型: 專業基礎課程課程代碼: 0845240
開課學期: 4 學分： 2
學時： 24 核心課程: 是
擬使用教材：
潘松《EDA 技術實用教程》（第五版）.科學出版社.2013 年
國內(外)現有教材：
江國強《EDA 技術與應用》（第四版）.北京：電子工業出版社.2014 年
周振超《EDA 技術及應用》.清華大學出版社.2015
學習參考資料
侯伯亨《VHDL 硬件描述語言與數字邏輯電路設計》西安電子科技大學出版
社.2002 年
黃沛昱《 EDA 技術與 VHDL 設計實驗指導》.西安電子科技大學出版社.2002
年
二、課程描述（300 字以內）
本課程是自動化專業的是電子類專業一門重要的專業基礎課，系統地介紹
EDA 基礎知識、常用的 EDA 開發工具、FPGA/CPLD 器件、硬件描述語言、項目設
計等內容，EDA 技術是指以計算機為工作平臺，融合了應用電子技術、計算機技
術、信息處理及智能化技術的最新成果，進行電子產品的自動設計。利用 EDA
工具，電子設計師可以從概念、算法、協議等開始設計電子系統，大量工作可以
通過計算機完成，并可以將電子產品從電路設計、性能分析到設計出 IC 版圖或
PCB 版圖的整個過程的計算機上自動處理完成。本課程基于可編程邏輯器件
（CPLD、FPGA），系統介紹其開發及應用，這些器件可以通過軟件編程而對其硬
件結構和工作方式進行重構，從而使得硬件的設計可以如同軟件設計那樣方便快
捷。通過學習，提高學生應用計算機和設計軟件對電子電路進行自動化設計和分
析的能力，為今后的學習和就業奠定基礎。
三、課程目標
課程主要目標是使學生了解現代電子電路設計自動化的基本流程，了解
CPLD 和 FPGA 等可編程邏輯器件的硬件結構、原理和特性，熟悉 EDA 設計方法，
掌握 VHDL 設計語言，利用 EDA 開發工具進行數字系統的設計及仿真，從而提高
學生應用計算機對電子電路進行自動化設計和分析的能力，為今后學習和就業奠
定重要的基礎。
四、教學要求
授課教師將按照學校本科教學工作有關要求做好課程教學各項工作，嚴格按
照課表規定的時間、地點上課，不遲到、不早退，將根據本大綱要求，認真備課
完成教案與講稿編寫等各項課前準備工作；授課過程力求內容充實、概念準確、
思路清晰、詳略得當、邏輯性強、重難點突出，力戒平鋪直敘、照本宣科，同時
重視對學生的學習方法指導和課堂教學效果信息的反饋，實現教與學的雙向互
動；同時將結合課程目標要求，做好考核內容設計，并嚴格按照本大綱要求做好
出勤率統計、作業評價等各項工作。
學習是大學生自己的責任和義務，學生應根據課程大綱要求制定本門課程學
習計劃，加強學業管理，嚴格自我要求，提升自主學習能力，主動適應課程學習
要求。參與課堂教學活動不遲到、不早退，無正當理由不請假，上課認真聽講，
不做任何與課堂教學無關事宜，不使用手機，積極與授課教師進行教學互動，同
時利用課余時間做好預習、復習、課外書籍閱讀等工作，主動與同學開展合作學
習，認真完成任課教師布置的課程作業。
五、考核方式及要求
為實現課程教學目標，本門課程考核方式及要求為：出勤率及課堂表現占
10%，點到不少于 4 次，其中缺席 2 次，按無成績計算；期中測驗 1 次，測驗成
績按 20%折算后計入總成績；課程作業 3-4 次，按批改成績 10%折算后計入總成
績；期末考試占總成績的 60%。
六、課程內容
第一章：EDA 技術概述
（授課時間：第四學期第 1 周）
教學目標：
1、了解 EDA 技術及發展現狀，硬件描述語言；
2、掌握 EDA 的基本概念及 EDA 設計流程。
教學重點:
EDA 設計流程、“自頂向下”的設計方法及 EDA 工具各模塊主要功能。
教學難點:
設計處理中優化、綜合、適配、分割的理解。
學時：課堂教學 2 學時，課外自主學習時間不少于 1 學時
教學方法：講授法、演示法
主要內容：
1. EDA 技術及其發展；
2. 硬件描述語言；
3. HDL 綜合自頂向下的設計技術；
4. EDA 設計流程；
5. 常用 EDA 工具；
6. Quartus II 概述。
學習方法：小組討論
課后作業：1-1，1-2，1-3，1-4，課后完成，在下周課前提交。
第二章：EDA 設計流程及其工具
（授課時間：第四學期第 2 周）
教學目標：
理解 PLD 結構原理，熟悉 CPLD 的結構原理和 FPGA 的結構原理，掌握 CPLD/FPGA
的編程與配置。
教學重點: PLD 結構原理。
教學難點: FPGA 的查找表邏輯結構原理。
學時：課堂教學 2 學時，課外自主學習時間不少于 1 學時
教學方法：講授法、演示法
主要內容：
1. PLD 的發展歷程， PLD 分類；
2. PLD 結構原理，PLA 結構原理，PAL 結構原理，GAL 結構原理，CPLD 的結構
原理，FPGA 的結構原理，查找表邏輯結構，Cyclone III 系列器件的結構原理；
3. PLD 產品概述；
4. Altera 的 FPGA 配置方式， CPLD/FPGA 的編程與配置， CPLD 在系統編程，FPGA 配
置方式， FPGA 專用配置器件，使用單片機配置 FPGA。
學習方法：小組討論
課后作業：2-1，2-2，2-3，2-5，課后完成，在下周課前提交。
第三章：組合電路的 VHDL 設計
（授課時間：第四學期第 3-4 周）
教學目標：
1. 掌握 VHDL 的基本語法格式；
2. 掌握基本組合電路的 VHDL 設計；
3. 熟識 VHDL 的基本語句；
4. 了解 VHDL 的數據類型轉換。
教學重點：
VHDL 的基本語法格式和基本語句；基本組合電路的 VHDL 設計。
教學難點：
VHDL 中信號定義和數據對象定義，及并行進程之間的關系。
學時：課堂教學 4 學時，課外自主學習時間不少于 2 學時
教學方法：講授法、演示法
主要內容：
1. 多路選擇器及其 VHDL 描述；半加器及其 VHDL 描述；選 1 多路選擇器及其 VHDL
描述；選 1 多路選擇器及 CASE 語句表述方式； CASE 語句；
2. IEEE 庫預定義標準邏輯位與矢量；其他預定義標準數據類型；信號定義和數據對
象；并置操作符；4 選 1 多路選擇器的 VHDL 不同描述方式；全加器及其 VHDL 表
述；
3. 全加器設計及例化語句應用；
4. GENERIC 參數定義語句；整數數據類型；省略賦值操作符；移位操作符；各類運算
操作對數據類型的要求；數據類型轉換函數； GENERIC 參數傳遞映射語句。
學習方法：小組討論
課后作業：3-1，3-3，3-5，3-7，3-12，3-20，課后完成，在下周課前提交。
第四章：時序仿真與硬件實現
（授課時間：第四學期第 5 周）
教學目標：
1、掌握 SignalProbe 使用方法；
2、掌握引腳鎖定與硬件測試。
教學重點：
VHDL 程序輸入與仿真測試；引腳鎖定與硬件測試。
教學難點：
仿真測試文件輸入及參數設置；利用屬性表述實現引腳鎖定。
學時：課堂教學 2 學時，課外自主學習時間不少于 1 學時
教學方法：講授法、演示法
主要內容：
1. VHDL 程序輸入與仿真測試；
2. 引腳鎖定與硬件測試，編譯文件下載；JTAG 間接編程模式； USB-Blaster 驅動程序
安裝方法；
3. 電路原理圖設計流程；
4. SignalProbe 使用方法；
5. 宏模塊邏輯功能查詢。
學習方法：小組討論
課后作業：4-1，4-3，4-6，4-10，4-12，課后完成，在下周課前提交。
第五章：時序電路的 VHDL 設計
（授課時間：第四學期第 6-7 周）
教學目標：
1、掌握基本時序元件的 VHDL 表述；
2、熟識 D 觸發器的 VHDL 描述；
3、掌握實用計數器的 VHDL 設計，移位寄存器的 VHDL 設計。
教學重點：
基本時序元件的 VHDL 表述和 VHDL 實現時序電路的不同表述。
教學難點：
時序電路與組合電路設計的 VHDL 不完整條件表述。
學時：課堂教學 4 學時，課外自主學習時間不少于 2 學時
教學方法：講授法、演示法
主要內容：
1. 基本時序元件的 VHDL 表述 1，D 觸發器的 VHDL 描述，含異步復位和時鐘使能的 D
觸發器及其 VHDL 表述 1，含同步復位控制的 D 觸發器及其 VHDL 表述，基本鎖存器
及其 VHDL 表述，含清 0 控制的鎖存器及其 VHDL 表述；
2. VHDL 實現時序電路的不同表述，雙邊沿觸發時序電路設計討論，計數器的 VHDL
設計，移位寄存器的 VHDL 設計；
3. 屬性描述與定義語句。
學習方法：小組討論
課后作業：5-2，5-3，5-6，5-19，5-12，課后完成，在下周課前提交。
第六章：Quartus II 應用深入
（授課時間：第四學期第 8 周）
教學目標：
1．掌握時序電路硬件設計與仿真；
2．掌握功能塊 Chip Planner 應用；
3．熟識 SignalTap II 的使用方法。
4．了解 Synplify 的應用方法。
教學重點：
FPGA 硬件測試與仿真， SignalTap II 的使用方法及參數設置。
教學難點：
SignalTap II 的應用及觸發信號等參數設置。
學時：課堂教學 2 學時，課外自主學習時間不少于 1 學時。
教學方法：講授法、演示法
主要內容：
1. 時序電路硬件設計與仿真，FPGA 硬件測試，SignalTap II 的使用方法，編輯 SignalTap II
的觸發信號，Fitter Settings 項設置。
2. 功能塊 Chip Planner 應用，Chip Planner 應用流程說明，Chip Planner 說明。
3. Synplify 的應用及接口方法，Synplify 使用流程，Synplify 與 Quartus II 接口。
學習方法：小組討論
課后作業：6-1，6-2，6-3，課后完成，在下周課前提交。
第七章：宏功能模塊應用
（授課時間：第四學期第 9 周）
教學目標：
1、掌握創建宏功能模塊基本概念；
2、熟識存儲器配置文件屬性定義和結構設置。
教學重點：
LPM 隨機存儲器的設置和調用，存儲器配置文件屬性定義和結構設置，
In-System Sources andProbes Editor 使用方法。
教學難點：
宏功能模塊屬性定義和結構參數設置，宏功能模塊工程創建與仿真測試。
學時：課堂教學 2 學時，課外自主學習時間不少于 1 學時
教學方法：講授法、演示法
主要內容：
1. 計數器 LPM 模塊調用，計數器模塊文本的調用與參數設置，創建工程與仿真測試，
利用屬性控制乘法器的構建，LPM 隨機存儲器的設置和調用，存儲器初始化文
件， LPM_RAM 的設置和調用，仿真測試 RAM 宏模塊；
2. VHDL 的存儲器描述及相關屬性，存儲器配置文件屬性定義和結構設置；
3. 簡易正弦信號發生器設計；
4. NCO 核數控振蕩器使用方法；
5. DDS 信號發生器設計示例。
學習方法：小組討論
課后作業：7-1，7-2，7-3，7-4，課后完成，在下周課前提交。
第八章：VHDL 設計深入
（授課時間：第四學期第 10-11 周）
教學目標：
1、掌握 VHDL 數據對象的概念；
2、掌握 VHDL 順序語句與并行語句應用；
3、熟識 VHDL 的不同的描述風格。
教學重點：
VHDL 順序語句與并行語句的區別及應用，三態門的設計， VHDL 的不同的描述風格。
教學難點：
基于不完全條件語句的時序電路設計，VHDL 并行語句與順序語句的區別。
學時：課堂教學 4 學時，課外自主學習時間不少于 2 學時
教學方法：講授法、演示法
主要內容：
1. 數據對象，常數，變量，信號，進程中的信號賦值與變量賦值；
2. 含高阻輸出的電路設計，三態門設計，雙向端口的設計方法，三態總線電路設計；
3. 順序語句歸納，并行賦值語句討論；
4. VHDL 的描述風格。
學習方法：小組討論
課后作業：8-1，8-2，8-4，,8 -5，8-7，課后完成，在下周課前提交。
第十章： VHDL 有限狀態機設計
（授課時間：第四學期第 12 周）
教學目標：
1、掌握 VHDL 狀態機的一般形式及基本概念；
2、掌握 Moore 型有限狀態機的設計；
3、掌握 Mealy 型有限狀態機的設計；
4、了解借助 EDA 優化控制工具生成安全狀態機。
教學重點：
Moore 型有限狀態機的設計，Mealy 型有限狀態機的設計。
教學難點：
多進程結構狀態機設計及狀態機編碼選擇。
學時：課堂教學 2 學時，課外自主學習時間不少于 1 學時
教學方法：講授法、演示法
主要內容：
1. VHDL 狀態機的一般形式，狀態機的一般結構，狀態機設計初始約束與表述；
2. Moore 型有限狀態機的設計，多進程結構狀態機，序列檢測器之狀態機設計；
3. Mealy 型有限狀態機的設計，狀態編碼，狀態編碼設置，安全狀態機設計；
4. 借助 EDA 優化控制工具生成安全狀態機；
5. 硬件數字技術排除毛刺，延時方式，邏輯方式去毛刺，定時方式去毛刺。
學習方法：小組討論
課后作業：10-1，10-2，課后完成。

免責聲明：本文系轉載自網絡，如有侵犯，請聯系我們立即刪除，另：本文僅代表作者個人觀點，與本網站無關。其原創性以及文中陳述文字和內容未經本站證實，對本文以及其中全部或者部分內容、文字的真實性、完整性、及時性本站不作任何保證或承諾，請讀者僅作參考，并請自行核實相關內容。

上一篇文章：安徽師范大學電子設計實驗本科教學大綱

下一篇文章：安徽師范大學電子信息工程本科教學大綱