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目錄
I 考查目標........................................................................................ 2
II 考試形式和試卷結構 ..................................................................2
III 考查內容..................................................................................... 2
IV. 題型示例及參考答案.................................................................5
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全國碩士研究生入學統一考試
計算機組成原理與數據結構考試大綱
I 考查目標
《計算機組成原理》是我校為全國碩士研究生入學統一考試設置的具有選拔性質的考試
科目。其目的是科學、公平、有效地測試考生是否具備攻讀相關碩士專業所必須的基本素質、
一般能力和培養潛能，以利于選拔具有發展潛力的優秀人才入學，為國家培養具有較強分析
與解決實際問題能力的高層次、應用型、復合型的人才。要求考生比較系統地掌握數據結構
和計算機組成原理這兩門專業基礎課程的基本概念、基本原理和基本方法，能夠運用所學的
基本原理和基本方法分析、判斷和解決有關理論問題和實際問題。
II 考試形式和試卷結構
一、試卷滿分及考試時間
試卷滿分為 150 分，考試時間 180 分鐘。
二、答題方式
答題方式為閉卷、筆試。
三、試卷題型結構
單項選擇題 20 分(每小題 2 分,共 10 題)
簡答題 30 分(每小題 5 分,共 6 題)
綜合應用題 100 分(題數不固定)
III 考查內容
? 考查目標：
1.理解單處理器計算機系統中各部件的內部工作原理、組成結構以及相互連接方式，具有完
整的計算機系統的整機概念。
2.理解計算機系統層次化結構概念，熟悉硬件與軟件之間的界面，掌握指令集體系結構的基
本知識和基本實現方法。
3.能夠運用計算機組成的基本原理和基本方法，對有關計算機硬件系統中的理論和實際問題
進行計算、分析，并能對一些基本部件進行簡單設計。
? 考查內容：
一、計算機系統概述
(一)計算機發展歷程
(二)計算機系統層次結構
1.計算機硬件的基本組成
2.計算機軟件的分類
3.計算機的工作過程
(三)計算機性能指標
CPU 時鐘周期、主頻、CPI；MIPS、MFLOPS；指令執行時間。
二、數據的表示和運算
(一)數制與編碼
1.進位計數制及其相互轉換
3
2.真值和機器數
3.BCD 碼
4.字符與字符串
5.校驗碼
(二)定點數的表示和運算
1.定點數的表示
無符號數的表示；有符號數的表示。
2.定點數的運算
定點數的移位運算；定點數的加/減運算；定點數的乘/除運算；溢出概念和判別方法。
(三)浮點數的表示和運算
1.浮點數的表示
浮點數的表示，浮點數的規格化，IEEE-754 標準
2.浮點數的加/減運算
(四)算術邏輯單元 ALU
1.并行加法器
2.算術邏輯單元 ALU 的組成和結構
三、存儲器層次結構
(一)存儲器的分類
(二)存儲器的層次化結構
(三)半導體隨機存取存儲器
1.SRAM 存儲器的工作原理
2.DRAM 存儲器的工作原理
3.只讀存儲器
(四)主存儲器與 CPU 的連接
(五)雙口 RAM 和多模塊存儲器
(六)高速緩沖存儲器(Cache)
1.Cache 的基本工作原理
2.Cache 和主存之間的映射方式
3.Cache 中主存塊的替換算法
4.Cache 寫策略
(七)虛擬存儲器
1.虛擬存儲器的基本概念
2.頁式虛擬存儲器
3.段式虛擬存儲器
4.段頁式虛擬存儲器
5.快表
四、指令系統
(一)指令格式
1.指令的基本格式
2.定長操作碼指令格式
3.擴展操作碼指令格式
(二)指令的尋址方式
1.有效地址的概念
2.常見尋址方式
4
(三)CISC 和 RISC 的基本概念
五、中央處理器(CPU)
(一)CPU 的功能和基本結構
(二)指令執行過程
(三)數據通路的功能和基本結構
(四)控制器的功能和工作原理
1.硬布線控制器
2.微程序控制器
微程序、微指令和微命令；微指令的編碼方式；微地址的形成方式。
(五)指令流水線
1.指令流水線的基本概念
2.指令流水線的相關與沖突
六、總線
(一)總線概述
1.總線的基本概念
2.總線的分類
3.總線的組成及性能指標
(二)總線仲裁
1.集中仲裁方式
2.分布仲裁方式
(三)總線操作和定時
1.同步定時方式
2.異步定時方式
(四)總線標準
七、輸入輸出(I/O)系統
(一)I/O 系統基本概念
(二)外部設備
1.輸入設備：鍵盤、鼠標
2.輸出設備：顯示器、打印機
3.外存儲器：硬盤存儲器、磁盤陣列、光盤存儲器
(三)I/O 接口(I/O 控制器)
1.I/O 接口的功能和基本結構
2.I/O 端口及其編址
3.I/O 地址空間及其編碼
(四)I/O 方式
1.程序查詢方式
2.程序中斷方式
中斷的基本概念；中斷響應過程；中斷處理過程；多重中斷和中斷屏蔽的概念。
3.DMA 方式
DMA 控制器的組成；DMA 傳送過程。
4.通道方式
5
IV. 題型示例及參考答案
一、單項選擇題（每小題 2 分,共 20 分）
1. 下列選項中，描述浮點數操作速度指標的是
A．MIPS B．CPI C．IPC D．MFLOPS
2. 設浮點數的階碼和尾數均采用補碼表示，且位數分別為 5 位和 7 位（均含 2 位符號位）。
若有兩個數 X=27
×29/32，Y=25
×5/8，則用浮點加法計算 X+Y 的最終結果是
A．00111 1100010 B.00111 0100010
C．01000 0010001 D.發生溢出
3. 假定用若干個 2K×4 位芯片組成一個 8K×8 為存儲器，則 0B1FH 所在芯片的最小地
址是
A. 0000H B. 0600H C. 0700H D. 0800H
4. 下列有關 RAM 和 ROM 的敘述中正確的是
Ⅰ. RAM 是易失性存儲器，ROM 是非易失性存儲器
Ⅱ. RAM 和 ROM 都是采用隨機存取方式進行信息訪問
Ⅲ. RAM 和 ROM 都可用做 Cache
Ⅳ. RAM 和 ROM 都需要進行刷新
A. 僅Ⅰ和Ⅱ B. 僅Ⅱ和Ⅲ
C. 僅Ⅰ、Ⅱ、Ⅲ D. 僅Ⅱ、Ⅲ、Ⅳ
5. 某計算機存儲器按字節編址，主存地址空間大小為 64MB，現用 4M×8 位的 RAM 芯片
組成 32MB 的主存儲器，則存儲器地址寄存器 MAR 的位數至少是
A．22 位 B．23 位 C．25 位 D．26 位
6. 偏移尋址通過將某個寄存器內容與一個形式地址相加而生成有效地址。下列尋址方式中，
不屬于偏移尋址方式的是
A．間接尋址 B．基址尋址 C．相對尋址 D．變址尋址
7. 馮·諾依曼計算機中指令和數據均以二進制形式存放在存儲器中，CPU 區分它們的依據是
A．指令操作碼的譯碼結果
B．指令和數據的尋址方式
C．指令周期的不同階段
D．指令和數據所在的存儲單元
8. 單級中斷系統中，中斷服務程序執行順序是
I、保護現場
II、開中斷
III、關中斷
IV、保存斷點
V、中斷事件處理
VI、恢復現場
VII、中斷返回
A：I、V、VI、II、VII B：III、I、V、VII
C：III、IV、V、VI、VII D：IV、I、V、VI、VII
9. 在系統總線的數據線上，不可能傳輸的是
A．指令
B．操作數
C．握手（應答）信號
6
D．中斷類型號
10. 某計算機處理器主頻為 50MHz，采用定時查詢方式控制設備 A 的 I/O，查詢程序運行一
次所用的時鐘周期數至少為 500。在設備 A 工作期間，為保證數據不丟失，每秒需對其查詢
至少 200 次，則 CPU 用于設備 A 的 I/O 的時間占整個 CPU 時間的百分比至少是
A. 0.50% B. 0.20% C. 0.05% D. 0.02%
二、簡答題：（5 分*6=30 分）
1. 馮.諾依曼體系計算機有哪三個特點？
2. 什么是尋址方式？請寫出的 4 種尋址方式，并說明如何得到操作數？
3. 半導體存儲器的存取時間 tA 和存儲周期 tm的概念是什么？為什么 tA(R1)，即將 R0 中的數據與 R1
的內容所指主存單元的數據相加，并將結果送入 R1 的內容所指主存單元中保存。
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存儲器（M）
CB
AB
DB
R0
AddrData
MAR MARin
MDRout
MDR
MDRoutE
MDRinEMDRin
R0out
R1
R1out
R1in
R0in
ACACin
ACout
Add
A
ALU
PC
PCout
PCin
PC+1
IR
至指令譯碼部件
IRin
MemR MemW
Ain
內總線
下表給出了上述指令取指令和譯碼階段每個節拍（時鐘周期）的功能和有效控制信號，請
按表中描述方式用表格列出指令執行階段每個節拍的功能和有效控制信號。
時鐘 功能 有效控制信號
C1 MAR ← (PC) PCout, MARin
C2 MDR←M(MAR)
PC←(PC)+1
MemR, MDRinE
PC+1
C3 IR←(MDR) MDRout, IRin
C4 指令譯碼 無
七、（15 分）某 16 位計算機中，帶符號整數用補碼表示，數據 Cache 和指令 Cache 分離。
下表給出了指令系統中部分指令，其中 Rs 和 Rd 表示寄存器，mem 表示存儲單元地址，(x)
表示寄存器 x 或存儲單元 x 的內容。
名稱 指令的匯編格式 指令功能
加法指令 ADD Rs,Rd (Rs) + (Rd)→Rd
算術/邏輯左移 SHL Rd 2*(Rd)→Rd
算術右移 SHR Rd (Rd)/2→Rd
取數指令 LOAD Rd,mem (mem)→Rd
存數指令 STORE Rs,mem (Rs)→mem
該計算機采用 5 段流水方式執行指令，各流水段分別是取指(IF)、譯碼/讀寄存器(ID)、執行
/計算有效地址(EX)、訪問存儲器(M)和結果寫回寄存器(WB)，沒有采用旁路技術處理數據
相關，并且同一個寄存器的讀和寫操作不能在同一個時鐘周期內進行。請回答下列問題。
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(1) 若高級語言程序中某賦值語句為 x = a+b，x、a 和 b 均為 int 型變量，它們的存儲單元地
址分別為 [x]、[a]和[b]。該語句對應的指令序列及其在指令流水線中的執行過程示意圖
如下所示。
I1 LOAD R1,[a]
I2 LOAD R2,[b]
I3 ADD R1,R2
I4 STORE R2,[x]
時間單元
指令 1 2 3 4 5 6 7 8 9 10 11 12 13 14
I1 IF ID EX M WB
I2 IF ID EX M WB
I3 IF ID EX M WB
I4 IF ID EX M WB
則這 4 條指令執行過程中，I3 的 ID 段被阻塞的原因各是什么？
(2) 若高級語言程序中某賦值語句為 x = 2*x+a，x 和 a 均為 unsigned int 類型變量，他們的存
儲器單元地址分別表示為[x]、[a]，則執行這條語句至少需要多少個時鐘周期？要求模仿
題(1)畫出這條語句對應的指令序列及其在流水線中的執行過程示意圖。
八、（15 分）某計算機系統共有五級中斷，其中斷響應優先級從高到低為 1，2，3，4，5。
但系統的中斷處理部分作出如下規定：處理 1 級中斷時屏蔽其他級中斷；處理 2 級中斷時屏
蔽 4，5 級中斷；處理 3 級中斷時屏蔽 2，4，5 級中斷；處理 4 級中斷時不屏蔽其他中斷，
處理 5 級中斷時屏蔽 4 級中斷。
(1) 試問中斷處理優先級（從高到低）是什么？并用表格寫出在各中斷處理程序中設置的中
斷屏蔽字（1 表示屏蔽，0 表示允許）。
(2) 假定在運行用戶程序時同時出現 1 級、2 級和 3 級中斷請求，在處理 2 級中斷時，又出
現了 4 級中斷請求。在處理 4 級中斷時又出現了 5 級中斷請求。試問以上各個中斷處理完成
的順序（可以文字敘述也可以畫圖表示）。
參考答案
一、單項選擇題
1. D; 2. D; 3. D; 4. A; 5. D; 6. A; 7.C; 8. A; 9. C; 10. B;
二、簡答題：（5 分*10=50 分）
1. 答：采用二進制，存儲程序控制，由存儲器、運算器、控制器、輸入設備、輸出
設備這五個部分構成。
2. 答：根據指令中的形式地址找到操作數有效地址的方式，稱為尋址方式。
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寄存器尋址，指令中存放的是寄存器的地址，寄存器中為操作數。
寄存器間接尋址，指令中存放的是寄存器的地址，寄存器中為內存有效地址，該地址
中的數據為操作數。
直接尋址，指令中存放的是內存的有效地址，該地址中的數據為操作數。
間接尋址，指令中存放的是有效地址的地址，該地址中的數據為操作數的有效地址，
該地址中的數據為操作數。
3. 答：存取時間 tA：從存儲器讀取一次信息（或寫入一次信息）所需要的時間；
存儲周期 tm：存儲器進行一次完整的讀寫操作所需的全部時間。
tm〉t A ，因為在讀或寫操作之后，總會有一段內部狀態的恢復時間（破壞性讀出）或
穩定時間（非破壞性讀出）。
4. 答：
三級存儲體系由高速緩沖存儲器 Cache、主存儲器 MM 及外存儲器組成。Cache-MM 層
次以硬件為主；MM-VM 層次解決容量問題。
5. 答：
串行鏈式，通過相同的總線請求線產生請求，應答信號串行的經過每個部件，硬件簡單，
優先級固定，錯件出錯時，后繼部件無法獲取總線使用權。
計數查詢。優先級可靈活調整，速度慢，總線上的部件總數受計數器位數的限制。
獨立請求線。每個部件有獨立的請求線和應答線，由硬件直接決定優先級，速度快，優
先級固定。
6. 答：
進入中斷周期INTC之前是執行周期EXEC，中斷周期結束后是取指周期FIC，進入DMA
周期 DMAC 之前可以是任何一個 CPU 周期。
三、
1)
X 11 001111 1 100 Y 00 110011 1 101
2)對階
X:
11 100111 1 101
3)
00 110011
+) 11 100111
= 00 011010
規格化結果：
00 110100 1 100
11 001101
+) 11 100111
= 10 110100
規格化結果：
11 011010 1 110
11
四、（1）
實驗儀的操作
時鐘節拍 S0~S6 S7 S8~S10 S11 S12~S14 S15 S16 S17
0000000 1 000 0 000 0 1 0
0010000 0 001 0 001 0 1 1
0000000 0 000 1 100 1 0 0
（2）通常將在同一個微指令周期中不能同時出現的微命令稱為相斥性微命令。將在同
一個微指令周期中可以同時出現的微命令稱為相容性微命令。
分段原則：相斥性微命令分在同一字段內，相容性微命令分在不同字段內。
（3）
F0：XXoe F1:Xxce F2:ALU F3:SHIFTER
(2 位) (2 位) (3 位) (2 位)
NOP NOP NOP NOP
GRSoe GRSce ADD SV
Soe Ace ADC SL
DATAoe PSWce SUB SR
SUBB
AND
OR
XOR
五、（1）主存地址：
主存區號 區內塊號 塊內地址
12 3 5
Cache 地址：
Cache 塊號 塊內地址
3 5
（2）命中。要訪問的主存單元地址所對應的區內塊號為 100B，即 4；第 4 行 Cache 塊
的有效位 V 為 1 且 Tag 為 04CH，與要訪問地址的主存區號 04CH 相匹配，故命中。
六、
時鐘 功能 有效控制信號
C5 A←(R0) R0out,Ain
C6 MAR←(R1) R1out,MARin
C7 MDR←M(MAR) MemR, MDRinE
C8 AC ←(MDR)+(A) MDRout,Add,ACin
C9 MDR←(AC) ACout,MDRin
C10 M(MAR)←(MDR) MDRoutE, MemW
12
七、
（1）I3 的 ID 段被阻塞是因為需要用到前兩條指令裝入的 R1 和 R2，即數據相關；
（2）
I1 LOAD R1, [x]
I2 LOAD R2, [a]
I3 SHL R1
I4 ADD R1, R2
I5 STORE R2, [x]
時間單元
指令 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17
I1 IF ID EX M WB
I2 IF ID EX M WB
I3 IF ID EX M WB
I4 IF ID EX M WB
I5 IF ID EX M WB
從流水線執行過程示意圖可知，執行指令 x = 2*x+a 至少需要 17 個流水線時鐘周期。
八、(1) 中斷處理的優先級次序為 1>3>2>5>4
中斷屏蔽字
中斷服務程序
1 2 3 4 5
1 1 1 1 1 1
2 0 1 0 1 1
3 0 1 1 1 1
4 0 0 0 1 0
5 0 0 0 1 1
(2)
13
用戶程序 1 2 3 4 5
1，2，3
4
5
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